Ảnh 8K sơ đồ chi tiết Intel Panther Lake: nhân tiết kiệm điện LPE khá “cô đơn”

Gia đình vi xử lý Intel Panther Lake đã được giới thiệu từ trước, và mới đây chuyên gia phần cứng Kurnal đã công bố sơ đồ kiến trúc chip do ông tự vẽ với độ phân giải 8K, cho thấy chi tiết cấu trúc bên trong gồm các module CPU, GPU và I/O.
Panther Lake tiếp tục sử dụng thiết kế chiplet, chia bộ xử lý thành ba khối chính:

• Compute Tile (khối tính toán)
• GPU Tile (khối đồ họa)
• SoC / IO Tile (khối hệ thống và I/O)

Dòng sản phẩm này sẽ có ba cấu hình khác nhau, trong đó phiên bản cao cấp nhất là Core Ultra X9 388H.

CPU: 16 nhân với 3 loại kiến trúc khác nhau​

Phiên bản flagship Core Ultra X9 388H được trang bị:

• 4 nhân P (Performance)
• 8 nhân E (Efficiency)
• 4 nhân LPE (Low Power Efficiency)

Tổng cộng 16 nhân CPU, cùng với 12 nhân GPU Xe3.

Trong sơ đồ đóng gói tổng thể, có thể thấy hai khu vực trống ở góc dưới được dùng làm module đệm, giúp đảm bảo cân bằng hình dạng, áp lực và tản nhiệt cho toàn bộ package.

Compute Tile: sản xuất trên tiến trình Intel 18A​

Khối tính toán của Panther Lake được sản xuất bằng tiến trình Intel 18A và chứa toàn bộ nhân CPU.
Cấu trúc bên trong gồm:

• Nhân P và E nằm ở phía bên trái, chia thành hai phần trên – dưới
• Ở giữa là 18MB bộ nhớ đệm L3 dùng chung

Chi tiết bộ nhớ đệm:

• Nhân P: mỗi nhân có L2 riêng
• Nhân E: nhóm 4 nhân chia sẻ 4MB L2
• Nhân LPE: cũng 4 nhân chia sẻ 4MB L2, nhưng không dùng chung L3

Điểm khác biệt chính của LPE so với E-core là xung nhịp thấp hơn và không truy cập cache L3, vì vậy chúng hoạt động khá “độc lập”.

Bộ điều khiển bộ nhớ và NPU​

Bộ memory controller được đặt gần nhóm P-core phía trên, giúp giảm độ trễ. Trước đây trên Lunar Lake, Intel từng đặt bộ điều khiển bộ nhớ cùng với LPE ở một module riêng, khiến độ trễ tăng cao.

Ở góc phải phía trên là NPU thế hệ thứ 5, phục vụ các tác vụ AI. Phía dưới có thể là display engine và media engine.

GPU Tile: tối đa 12 nhân Xe3​

Khối đồ họa của Panther Lake:

• Sản xuất bằng Intel 3 (dòng H) hoặc TSMC N3E (dòng U)
• Tối đa 12 nhân Xe3 GPU

Các nhân GPU được bố trí hai bên, mỗi bên có một render slice riêng. Ở giữa module là 16MB bộ nhớ đệm L2, chia thành hai phần.

IO Tile: sản xuất trên tiến trình TSMC N6​

Khối I/O được sản xuất bằng TSMC N6, chứa các bộ điều khiển và giao tiếp phần cứng, bao gồm:

• Thunderbolt 5
• PCIe 5.0 / PCIe 4.0
• Wi-Fi
• Bluetooth
• USB

GPU Tile và IO Tile đều kết nối với Compute Tile thông qua bus liên kết tốc độ cao.

Package và interposer​

Phần đế đóng gói (package substrate) được sản xuất bằng tiến trình Intel 22nm, đồng thời đóng vai trò interposer trung gian kết nối các chiplet trong hệ thống.