Huawei công bố lộ trình Kirin 2026–2029: Không phụ thuộc tiến trình quang khắc mới, xung nhịp CPU hướng tới vượt 4GHz
Trong suốt hơn 60 năm qua, định luật thu nhỏ hình học của Moore luôn là động lực cốt lõi thúc đẩy ngành công nghiệp bán dẫn phát triển. Tuy nhiên, mô hình từng hỗ trợ ngành công nghiệp này hơn nửa thế kỷ đang dần mất hiệu lực. Việc chỉ đơn thuần thu nhỏ kích thước transistor để tăng hiệu năng đã gần chạm tới giới hạn, trong khi chi phí thiết kế chip tiên tiến ở tiến trình 2nm đã vượt mốc 1 tỷ USD cho mỗi thiết kế.
Không chỉ vậy, chi phí trên mỗi transistor ở các tiến trình tiên tiến nhất hiện không còn tiếp tục giảm mà thậm chí bắt đầu tăng trở lại.
Trong phần lớn lịch sử ngành bán dẫn, mục tiêu gần như chỉ xoay quanh một điều: làm cho transistor nhỏ hơn. Năm 1965, Gordon Moore đưa ra nhận định rằng mật độ transistor sẽ tăng gấp đôi sau khoảng hai năm. Một thập kỷ sau, Robert Dennard phát triển lý thuyết thu nhỏ Dennard, giải thích rằng nếu điện áp và kích thước transistor cùng giảm theo một tỷ lệ nhất định thì điện trường bên trong thiết bị sẽ được giữ ổn định, tránh các vấn đề về độ bền và hiện tượng hỏng hóc.
Sự kết hợp giữa thu nhỏ hình học và định luật Dennard đã tạo ra bước nhảy vọt theo cấp số nhân về hiệu năng, điện năng và chi phí trong gần 50 năm, đặt nền móng cho ba cuộc cách mạng công nghệ lớn gồm PC, Internet và Internet di động.
Tuy nhiên, mô hình vàng này bắt đầu sụp đổ theo hai giai đoạn.
Khoảng năm 2005, định luật Dennard mất hiệu lực đầu tiên. Điện áp không thể tiếp tục giảm tương ứng với kích thước transistor, mở ra thời kỳ được gọi là “Dark Silicon”. Khi đó chip có thể tích hợp nhiều transistor hơn nhưng không thể kích hoạt tất cả cùng lúc, nếu không nhiệt lượng và mức tiêu thụ điện sẽ vượt ngưỡng an toàn.
Sau đó, việc thu nhỏ hình học vẫn được kéo dài nhờ các cấu trúc transistor mới như FinFET và GAA, nhưng kể từ thời điểm ngành công nghiệp bước vào tiến trình 7nm, lợi ích từ việc giảm kích thước đã suy giảm rõ rệt.
Trước khó khăn chung của toàn ngành, đội ngũ bán dẫn Huawei cho biết họ đã xây dựng một hướng tiếp cận hoàn toàn mới dựa trên kinh nghiệm sản xuất sáu năm qua.
Mới đây, bà He Tingbo – Giám đốc bộ phận bán dẫn của Huawei – đã công bố nghiên cứu mang tên Lý thuyết thu nhỏ thời gian trong hệ thống điện tử đa tầng lên nền tảng ChinaXiv.
Nghiên cứu này đưa ra khái niệm định luật Tao (τ) – được xem là nguyên lý tiến hóa bán dẫn đầu tiên kể từ sau định luật Dennard năm 1974 nhằm thiết lập một mục tiêu tối ưu hóa thống nhất cho toàn bộ ngăn xếp tính toán.
Tại hội nghị IEEE International Symposium on Circuits and Systems 2026 diễn ra tại Thượng Hải, Huawei còn tiết lộ rằng tới năm 2031, chip cao cấp dựa trên định luật τ dự kiến sẽ đạt mật độ transistor tương đương tiến trình 1,4nm.
Thay vì xem diện tích transistor là tiêu chuẩn chính, Huawei chuyển sang sử dụng thời gian làm thước đo chung. Một hằng số thời gian τ duy nhất sẽ trở thành mục tiêu tối ưu hóa cho toàn bộ hệ thống, từ tốc độ chuyển mạch của transistor ở mức pico giây cho tới tải công việc trung tâm dữ liệu ở cấp độ giây.
Theo Huawei, những cải thiện về hiệu năng trong quá khứ thực chất đều là kết quả của việc rút ngắn thời gian thông qua thu nhỏ không gian: transistor nhỏ hơn chuyển mạch nhanh hơn, dây dẫn ngắn hơn giúp dữ liệu truyền nhanh hơn.
Khi lợi ích từ thu nhỏ kích thước gần như cạn kiệt, việc tập trung trực tiếp vào tối ưu thời gian được cho là có thể mở ra một con đường mới mà không còn phụ thuộc quá nhiều vào công nghệ quang khắc tiên tiến.
Giải pháp được Huawei đưa ra là Logic Folding.
Nếu hình dung thiết kế chip truyền thống giống như toàn bộ mạch điện nằm trên một tầng duy nhất của một tòa nhà, tín hiệu sẽ phải di chuyển vòng vèo trên cùng mặt phẳng khiến độ trễ tăng lên.
Logic Folding hoạt động như việc chia hệ thống đó thành nhiều tầng khác nhau. Các tín hiệu quan trọng có thể truyền theo phương thẳng đứng giữa các lớp, rút ngắn đáng kể quãng đường truyền dữ liệu.
Về mặt kỹ thuật, Logic Folding là phương pháp phân chia mạch số, mạch tương tự và bộ nhớ thành nhiều lớp hoạt động xếp chồng theo chiều dọc, kết nối bằng công nghệ hybrid bonding siêu nhỏ 1,5μm để đồng thời tối ưu hiệu năng, điện năng và diện tích.
Từ năm 2026 đến năm 2035, mật độ transistor được kỳ vọng đạt 400 MTr/mm² hoặc cao hơn.
Đáng chú ý hơn, Huawei cho rằng kiến trúc mới sẽ giúp dòng Kirin tăng mạnh xung nhịp CPU, mở đường cho việc vượt mốc 4GHz trở lên trong tương lai.
Nếu trước đây định luật Moore được xem là đồng nghĩa với “tiến bộ”, Huawei đang đưa ra một hướng đi khác: hiệu năng tương lai có thể không còn phụ thuộc tuyệt đối vào tiến trình quang khắc tiên tiến, mà sẽ được quyết định nhiều hơn bởi công nghệ đóng gói, băng thông bộ nhớ và khả năng kết nối giữa các thành phần trong hệ thống.
Trong phần lớn lịch sử ngành bán dẫn, mục tiêu gần như chỉ xoay quanh một điều: làm cho transistor nhỏ hơn. Năm 1965, Gordon Moore đưa ra nhận định rằng mật độ transistor sẽ tăng gấp đôi sau khoảng hai năm. Một thập kỷ sau, Robert Dennard phát triển lý thuyết thu nhỏ Dennard, giải thích rằng nếu điện áp và kích thước transistor cùng giảm theo một tỷ lệ nhất định thì điện trường bên trong thiết bị sẽ được giữ ổn định, tránh các vấn đề về độ bền và hiện tượng hỏng hóc.
Sự kết hợp giữa thu nhỏ hình học và định luật Dennard đã tạo ra bước nhảy vọt theo cấp số nhân về hiệu năng, điện năng và chi phí trong gần 50 năm, đặt nền móng cho ba cuộc cách mạng công nghệ lớn gồm PC, Internet và Internet di động.
Tuy nhiên, mô hình vàng này bắt đầu sụp đổ theo hai giai đoạn.
Khoảng năm 2005, định luật Dennard mất hiệu lực đầu tiên. Điện áp không thể tiếp tục giảm tương ứng với kích thước transistor, mở ra thời kỳ được gọi là “Dark Silicon”. Khi đó chip có thể tích hợp nhiều transistor hơn nhưng không thể kích hoạt tất cả cùng lúc, nếu không nhiệt lượng và mức tiêu thụ điện sẽ vượt ngưỡng an toàn.
Sau đó, việc thu nhỏ hình học vẫn được kéo dài nhờ các cấu trúc transistor mới như FinFET và GAA, nhưng kể từ thời điểm ngành công nghiệp bước vào tiến trình 7nm, lợi ích từ việc giảm kích thước đã suy giảm rõ rệt.
Trước khó khăn chung của toàn ngành, đội ngũ bán dẫn Huawei cho biết họ đã xây dựng một hướng tiếp cận hoàn toàn mới dựa trên kinh nghiệm sản xuất sáu năm qua.
Mới đây, bà He Tingbo – Giám đốc bộ phận bán dẫn của Huawei – đã công bố nghiên cứu mang tên Lý thuyết thu nhỏ thời gian trong hệ thống điện tử đa tầng lên nền tảng ChinaXiv.
Nghiên cứu này đưa ra khái niệm định luật Tao (τ) – được xem là nguyên lý tiến hóa bán dẫn đầu tiên kể từ sau định luật Dennard năm 1974 nhằm thiết lập một mục tiêu tối ưu hóa thống nhất cho toàn bộ ngăn xếp tính toán.
Tại hội nghị IEEE International Symposium on Circuits and Systems 2026 diễn ra tại Thượng Hải, Huawei còn tiết lộ rằng tới năm 2031, chip cao cấp dựa trên định luật τ dự kiến sẽ đạt mật độ transistor tương đương tiến trình 1,4nm.
Định luật τ: Dùng “thu nhỏ thời gian” thay cho “thu nhỏ không gian”
Điểm khác biệt lớn nhất của định luật τ là thay đổi hoàn toàn cách đánh giá tiến bộ bán dẫn.Thay vì xem diện tích transistor là tiêu chuẩn chính, Huawei chuyển sang sử dụng thời gian làm thước đo chung. Một hằng số thời gian τ duy nhất sẽ trở thành mục tiêu tối ưu hóa cho toàn bộ hệ thống, từ tốc độ chuyển mạch của transistor ở mức pico giây cho tới tải công việc trung tâm dữ liệu ở cấp độ giây.
Theo Huawei, những cải thiện về hiệu năng trong quá khứ thực chất đều là kết quả của việc rút ngắn thời gian thông qua thu nhỏ không gian: transistor nhỏ hơn chuyển mạch nhanh hơn, dây dẫn ngắn hơn giúp dữ liệu truyền nhanh hơn.
Khi lợi ích từ thu nhỏ kích thước gần như cạn kiệt, việc tập trung trực tiếp vào tối ưu thời gian được cho là có thể mở ra một con đường mới mà không còn phụ thuộc quá nhiều vào công nghệ quang khắc tiên tiến.
Logic Folding: Tăng hiệu năng mà không cần EUV
Sau năm 2020, Huawei phải đối mặt với một bài toán rất lớn: làm thế nào để tiếp tục tăng hiệu năng SoC di động trong điều kiện không thể tiếp cận các hệ thống quang khắc EUV hiện đại.Giải pháp được Huawei đưa ra là Logic Folding.
Nếu hình dung thiết kế chip truyền thống giống như toàn bộ mạch điện nằm trên một tầng duy nhất của một tòa nhà, tín hiệu sẽ phải di chuyển vòng vèo trên cùng mặt phẳng khiến độ trễ tăng lên.
Logic Folding hoạt động như việc chia hệ thống đó thành nhiều tầng khác nhau. Các tín hiệu quan trọng có thể truyền theo phương thẳng đứng giữa các lớp, rút ngắn đáng kể quãng đường truyền dữ liệu.
Về mặt kỹ thuật, Logic Folding là phương pháp phân chia mạch số, mạch tương tự và bộ nhớ thành nhiều lớp hoạt động xếp chồng theo chiều dọc, kết nối bằng công nghệ hybrid bonding siêu nhỏ 1,5μm để đồng thời tối ưu hiệu năng, điện năng và diện tích.
Kết quả thử nghiệm trên Kirin 2026
Huawei cho biết chip Kirin 2026 đã đạt nhiều kết quả đáng chú ý:- Mật độ transistor tăng từ 155 MTr/mm² lên 238 MTr/mm²
- Hiệu suất trên điện năng của nhân SoC tăng 41%
- Xung nhịp tối đa tăng gần 13%
- Tần số CPU đạt khoảng 3,1GHz
- Mạng NoC hai lớp giảm 55% diện tích truyền dữ liệu
- SRAM tăng hơn 40% tần số hoạt động
- Tổng chiều dài dây dẫn giảm khoảng 30%
- Số bộ đệm xung nhịp giảm hơn 50%
Lộ trình Kirin 2026–2029 lần đầu được công bố
Huawei lần đầu công bố kế hoạch phát triển dòng Kirin trong bốn năm tới:- Kirin 2026: đã hoàn thành xác minh silicon
- Kirin 2027: đang ở trạng thái xác minh silicon
- Kirin 2028: giai đoạn thiết kế trước silicon
- Kirin 2029: giai đoạn thiết kế trước silicon
Từ năm 2026 đến năm 2035, mật độ transistor được kỳ vọng đạt 400 MTr/mm² hoặc cao hơn.
Đáng chú ý hơn, Huawei cho rằng kiến trúc mới sẽ giúp dòng Kirin tăng mạnh xung nhịp CPU, mở đường cho việc vượt mốc 4GHz trở lên trong tương lai.
Từ smartphone đến AI và trung tâm dữ liệu
Huawei cho biết từ tháng 5/2020 đến tháng 5/2026, đội ngũ bán dẫn của hãng đã thiết kế và sản xuất tổng cộng 381 chip, phục vụ nhiều lĩnh vực như:- Di động
- AI
- Ô tô
- Công nghiệp
- Hạ tầng
Nếu trước đây định luật Moore được xem là đồng nghĩa với “tiến bộ”, Huawei đang đưa ra một hướng đi khác: hiệu năng tương lai có thể không còn phụ thuộc tuyệt đối vào tiến trình quang khắc tiên tiến, mà sẽ được quyết định nhiều hơn bởi công nghệ đóng gói, băng thông bộ nhớ và khả năng kết nối giữa các thành phần trong hệ thống.