Intel thay đổi cấu trúc của các lõi xử lý trên Arrow Lake P/E, mang lại hai lợi ích đáng kể.
Vn-Z.vn Ngày 03 tháng 07 năm 2024, Các bộ vi xử lý Core thế hệ thứ 12, 13 và 14 của Intel đều sử dụng kiến trúc lai P/E, thường được gọi là kiến trúc lõi lớn/lõi nhỏ, và bố cục tổng thể của chúng là nhất quán. Tuy nhiên, thế hệ tiếp theo, Arrow Lake, cụ thể là dòng Core Ultra 200 (sẽ không có Core thế hệ thứ 15), sẽ trải qua một sự thay đổi lớn.
Trong kiến trúc hiện tại, các lõi P (lõi hiệu suất), lõi E (lõi hiệu quả), GPU tích hợp và bộ điều khiển I/O đều được kết nối với một bus vòng. Trong thiết kế này, các lõi P tạo thành một nhóm (tối đa 8 lõi) và các lõi E tạo thành một nhóm khác (tối đa 16 lõi).
Hiện tại, chưa có sơ đồ cụ thể về kiến trúc của Arrow Lake (bao gồm cả phiên bản tiết kiệm năng lượng Lunar Lake), nhưng đã có chuyên gia dựa trên thông tin được tiết lộ và vẽ ra một sơ đồ minh họa như sau:
Các lõi P và lõi E không còn là hai phần độc lập nữa, mà được trộn lẫn với nhau. Mỗi lõi P sẽ nằm cạnh một cụm gồm bốn lõi E, và mỗi cụm này có bộ nhớ đệm L3 riêng.
Trong quá trình giao tiếp trên bus vòng, dữ liệu sẽ đi qua một lõi P, sau đó là bốn lõi E, tiếp theo là hai lõi P, rồi lại là bốn lõi E, tiếp đó là một lõi P, cứ như vậy lặp lại.
Sự thay đổi cấu trúc này có hai lợi ích chính:
Trong kiến trúc hiện tại, các lõi P (lõi hiệu suất), lõi E (lõi hiệu quả), GPU tích hợp và bộ điều khiển I/O đều được kết nối với một bus vòng. Trong thiết kế này, các lõi P tạo thành một nhóm (tối đa 8 lõi) và các lõi E tạo thành một nhóm khác (tối đa 16 lõi).
Hiện tại, chưa có sơ đồ cụ thể về kiến trúc của Arrow Lake (bao gồm cả phiên bản tiết kiệm năng lượng Lunar Lake), nhưng đã có chuyên gia dựa trên thông tin được tiết lộ và vẽ ra một sơ đồ minh họa như sau:
Các lõi P và lõi E không còn là hai phần độc lập nữa, mà được trộn lẫn với nhau. Mỗi lõi P sẽ nằm cạnh một cụm gồm bốn lõi E, và mỗi cụm này có bộ nhớ đệm L3 riêng.
Trong quá trình giao tiếp trên bus vòng, dữ liệu sẽ đi qua một lõi P, sau đó là bốn lõi E, tiếp theo là hai lõi P, rồi lại là bốn lõi E, tiếp đó là một lõi P, cứ như vậy lặp lại.
Sự thay đổi cấu trúc này có hai lợi ích chính:
- Giảm độ trễ giao tiếp giữa các lõi P và E: Các lõi P và E có thể giao tiếp trực tiếp mà không cần phải qua nhiều bước trung gian. Điều này làm tăng hiệu suất khi bộ lập lịch trình phải phân phối các tải khác nhau cho các lõi P và E, hoặc khi một tải nào đó cần chuyển đổi giữa các lõi P và E.
- Cải thiện khả năng tản nhiệt, cân bằng nhiệt tốt hơn: Trong các tình huống tải cao như chơi game, việc sử dụng tập trung các lõi P sẽ không còn dẫn đến tình trạng quá nhiệt ở một khu vực, trong khi các lõi E phần lớn không hoạt động.
